本文源自:金融界
日期为2025年03月。
专利摘要显示，本发明提出了一种基于脉动阵列的混合基FFT硬件加速器，包括设置在FPGA上的依次连接的输入逻辑单元、运算逻辑单元、数据转换单元和输出逻辑单元，运算逻辑单元内设有运算单元，运算单元与数据转换单元相连接，运算单元内设有脉动阵列，脉动序列采用混合基加快FFT的计算；数据转换单元包括依次连接的数据截断模块和数据拼接单元，运算单元与数据截断模块相连接，数据拼接单元与输出逻辑单元相连接；所述输入逻辑单元、运算单元、数据截断模块、数据拼接单元和输出逻辑单元均与控制器相连接，输入逻辑单元、数据拼接单元、数据拼接单元和输出逻辑单元均通过数据总线与DDR内存相连接。
